组合逻辑电路中的竞争与险象
前面讨论组合逻辑电路时，只研究了输入和输出稳定状态之间的逻辑关系，而没有考虑信号传输中的时延问题，实际上，信号经过任何逻辑门和导线都会产生时间延迟，这就使得当电路所有输入达到稳定状态时，输出并不是立即达到稳定状态。
一般来说，延迟时间对数字系统是一个有害的因素。例如，使得系统操作速度下降，引起电路中信号的波形参数变坏，以及产生竞争险象等问题。
本节对竞争险象问题进行讨论。